1er.
La CPU adreça o selecciona el dispositiu amb
el que es comunicarà o amb el que li demana comunicació.
Per
adreçar un perifèric haurà d’haver una connexió física,
d’això s’encarreguen els bussos i els ports.
Mapejats
a memòria: Ocupen un espai de la memòria principal
– el que la redueix -. S’utilitzen instruccions normals (MOV)
el que fa que l’accés als perifèrics sigui molt ràpid. La
conexió al bus de control del registre és el mateix que la
del bus de la memòria.
Mapejats
a l’espai E/S: No ocupen espai de memòria. L’accés
es fa amb instruccions especials (IN, OUT) el que el fa més
lent. La conexió al bus de control del registre és diferent
que la conexió a la memória.
2on
Governa la Transferència de dades (E i/o S)
entre el sistema i el dispositiu
Entendrem
com a transferència elemental d’informació la
transmissió d’una paraula – un byte
– entre el mP i el perifèric o viceversa.
Cal
un control de l’estat dels perifèrics, per la
qual cosa la CPU gestionarà les línies de control
necessàries en cada cas. Els controladors poden
ser de tres tipus: Hardware especialitzat,
general i microprogramable.
3er.
Sincronitza i coordina totes les operacions
de la comunicació. La connexió CPU-Perifèric
es pot establir de diferents maneres – modes de connexió -:
Mode
bloqueig: Des de que la CPU demana un servei, aquesta
es dedica en exclussiva a aquest servei fins finalitzar-lo.
Mode
registre d’estat: La CPU controla en tot moment el
sistema. Intentarà fer altres feines al mateix temps que dona
servei als perifèrics. Aquí apareix el concepte de – overhead
-, el qual ens indicarà quan un perifèric a finalitzat la
seva feina. La CPU llegueix periodicament el registre d'estat
per comprovar l’estat del perifèric. Per tant ara, la CPU
només perd el temps d’accés al registre d’estat i no tot el
temps - com passava en mode bloqueig –
Mode
interrupció: És el perifèric el que indica la finalització
d’alguna tasca o el què és més normal quan pot acceptar noves
dades. Aquest és el métode més extes.
-
a) El perifèric sol·licita una interrupció a traves de
la línia INTR. – petició de IRQ -
-
b) El processador acaba amb la instrucció en curs, analitza
la demanda i l’atent si INTR està activada, sinó la desatent.
-
c) Si la CPU reconeix la IRQ – petició d’interrupció –
respon al perifèric activant la línia de reconeixement
d’interrupció INTA.
-
d) En aquest moment el perifèric enviarà el codi d’interrupció
pel bus de dades.
-
e) La CPU calcularà l’adreça de memòria on es troba la
rutina de servei d’interrupció – vector d’interrupció
–
-
f) El que feia el microprocessador es desa a la pila del
sistema.
-
g) L’adreça de la rutina de servei d’interrupció es carrega
al comptador de programa.
-
h) Continuarà l’execució de la rutina fins que es detecti
la instrucció de retorn d’interrupció.
-
i) Quan es detecta aquesta, es restaura l’estat del processador
– comptador del programa – i es torna el control al programa
interromput.
Mode
canal: El sistema preten reduir el temps d’utilització
del bus. Normalment les dades abans d’arribar al perifèric
han estat: primer a la memòria, despreés a la CPU i finalment
al perifèric. Com es veu les mateixes dades passen dos cops
pel mateix bus. Per evitar-ho existeixen el DMS, els quals
adrecen les dades de manera que el seu contingut vagi directament
de la memòria al perifèric. Aquest és el metode emprat
pels Servidors i els ordinadors de grans prestacions. |